TFE4171 · Design av digitale system 2
10 kort · 2 temaer per økt · Refresher kl. 00:00 og 12:00 · Helt gratis
SystemVerilog Assertions (SVA)
47 kort totalt
SystemC-simuleringskjerne og hendelsesmodellering
45 kort totalt
Interval Property Checking og operasjonsegenskaper
44 kort totalt
Formell verifikasjon og model checking
46 kort totalt
Temporal logikk og spesifikasjon
Transaksjons- og systemnivå-modellering (TLM/SystemC)
Simuleringsbasert verifikasjon og testbenk-design
Funksjonell dekningsgrad (Functional Coverage)
48 kort totalt
Constrained Random Verification
SystemVerilog som HDVL
System-on-Chip (SoC) — arkitektur og utfordringer
50 kort totalt
Verifikasjonsplan og -metodologi
Universal Verification Methodology (UVM)