TFE4171 · Design av digitale system 2
10 spørsmål · 2 temaer per økt · Refresher kl. 00:00 og 12:00 · Helt gratis
SystemVerilog Assertions (SVA)
47 spørsmål totalt
SystemC-simuleringskjerne og hendelsesmodellering
50 spørsmål totalt
Interval Property Checking og operasjonsegenskaper
Formell verifikasjon og model checking
44 spørsmål totalt
Temporal logikk og spesifikasjon
Transaksjons- og systemnivå-modellering (TLM/SystemC)
45 spørsmål totalt
Simuleringsbasert verifikasjon og testbenk-design
Funksjonell dekningsgrad (Functional Coverage)
48 spørsmål totalt
Constrained Random Verification
SystemVerilog som HDVL
System-on-Chip (SoC) — arkitektur og utfordringer
49 spørsmål totalt
Verifikasjonsplan og -metodologi
46 spørsmål totalt
Universal Verification Methodology (UVM)