TFE4171 · NTNU

Studieguide for TFE4171 Design av digitale system 2

Komplett pensumoversikt for design av digitale system 2 ved NTNU — med forklaringer, sentrale begreper, eksamenstips og vanlige fallgruver. Eksamensoptimalisert basert på tidligere eksamener.

Introduksjon

Denne studieguiden dekker pensum i TFE4171 Design av digitale system 2 ved NTNU. Emnet bygger videre på TFE4140 og tar for seg utvikling og verifikasjon av komplekse digitale systemer, inkludert System-on-Chip (SoC). Kjerneverktøyene er SystemVerilog som Hardware Description and Verification Language (HDVL) med assertion-basert verifikasjon (SVA), formelle metoder — interval property checking, invarianter og model checking med CTL over Kripke-modeller — og systemnivåmodellering i SystemC/TLM (7,5 studiepoeng).

Eksamen er en 4-timers skriftlig skoleeksamen (0900–1300, på engelsk). Hjelpemiddelkode C: spesifisert trykt og håndskrevet materiale samt en bestemt enkel kalkulator. Eksamen må bestås separat — det holder ikke at totalkarakteren er E eller bedre. Vektingen mellom eksamen og øvinger har variert mellom årganger: på 2015- og 2016-settene teller øvingene 40 % og eksamen 60 %, mens 2017-settet gir 60 eksamenspoeng pluss øvinger skalert til 20 poeng og et frivillig semesterprosjekt som bare teller dersom det trekker opp. Sjekk alltid gjeldende emnebeskrivelse.

Settene følger et fast mønster: først en stor flervalgsbolk med minuspoeng for galt svar (18–20 poeng, altså en tredel av settet), deretter én oppgave om SVA, én om formell verifikasjon og én om SystemC. Nyere sett har i tillegg en egen oppgave om Kripke-modeller og CTL. Det tyngste enkelttemaet er SVA; sammen med SystemC-kjernen og interval property checking utgjør de tre typisk 60–70 % av poengene.

System-on-Chip (SoC) — arkitektur og utfordringer

Hyppig på eksamen

Definisjon av SoC, typiske komponenter (prosessorer, IP-blokker, buss, minne), integrasjonsutfordringer og designflyt.

Hva er et System-on-Chip?

Et System-on-Chip (SoC) er et integrert kretssystem der alle hovedkomponentene i et elektronisk system er samlet på én brikke. Dette inkluderer prosessorer, digitale og analoge blokker, minne, buss-infrastruktur og I/O-grensesnitt. Eksempler på typiske SoC-er er mobilprosessorer (Qualcomm Snapdragon, Apple A-serien) og FPGA-er med innebygde ARM-kjerner.

Typiske komponenter i et SoC

Prosessorkjerner: RISC-V, ARM Cortex-M/A
IP-blokker (Intellectual Property): forhåndsutviklede og verifiserte hardwaremoduler som kjøpes eller lisenseres (f.eks. USB-kontroller, UART, PCIe)
Buss-infrastruktur: AMBA AXI/AHB/APB
On-chip minne: SRAM-cache, ROM for bootloader
Klokke- og reset-logikk: PLL for klokkedistribusjon, reset-synkronisering
DMA-kontrollere: Direct Memory Access
Analoge blokker: ADC/DAC, PLL, RF-transceivers (mixed-signal design)

Integrasjonsutfordringer

Når IP-blokker fra ulike leverandører kombineres oppstår fire kategorier utfordringer:

Grensesnittkompatibilitet: Ulike IP-blokker kan bruke forskjellige buss-protokoller. En bro (bridge) eller adapter må legges inn.
Klokkegruppeproblemer (CDC — Clock Domain Crossing): Når data passerer mellom to klokkdomåner kan metastabilitet oppstå. Krever synkronisatorer.
Resettsynkronisering: Ulik reset-polaritet eller -tidspunkt kan gjøre at deler av systemet starter i udefinert tilstand.
Verifikasjonsomfang: Antall mulige tilstander vokser eksponentielt med antall IP-blokker.

SoC-designflyt

En typisk ASIC/SoC-designflyt:

Systemspesifikasjon: Krav defineres (ytelse, effekt, areal)
Arkitekturdesign: Blokkinndeling, busprotokoll, kommunikasjonsarkitektur
RTL-design: Register Transfer Level-koding i SystemVerilog/VHDL
Funksjonell verifikasjon: Simuleringsbasert (UVM), assertion-basert (SVA), formell verifikasjon
Syntese: RTL oversettes til gate-nettvirk
Place and Route: Gates plasseres og kobles på silisium
Sign-off: Timing-analyse (STA), effektanalyse, DRC/LVS

Eksempel — AMBA AXI-topologi

I et typisk SoC kommuniserer en ARM Cortex-A53-prosessor med periferienheter via AMBA AXI4-bussen. Prosessoren er master, periferienheter er slaves. En AXI Interconnect (crossbar) tillater flere samtidige transaksjoner. Kanalene er: Write Address (AW), Write Data (W), Write Response (B), Read Address (AR), Read Data (R).

Verifikasjonsanslaget

Industristatistikk viser at verifikasjon bruker 60-80 % av total designtid i en typisk ASIC-prosess. For et SoC med 500 millioner gates og 10 IP-blokker er fullstendig uttesting umulig med simulering alene — dette motiverer bruk av strukturerte metoder som UVM, SVA og formell verifikasjon.

Nøkkelformler

•SoC = prosessor + IP-blokker + buss + minne + I/O på én brikke
•AMBA AXI4-kanaler: AW (write addr), W (write data), B (write resp), AR (read addr), R (read data)
•CDC (Clock Domain Crossing) — synkronisator med 2 flip-flops er minimumløsning
•Designflyt: spesifikasjon → arkitektur → RTL → verifikasjon → syntese → P&R → sign-off
•Verifikasjonsandel: typisk 60-80 % av total ASIC-designtid

Vanlige feil

⚠️Forveksler SoC (alt på én brikke) med MCU (microcontroller unit — enklere, typisk én kjerne)
⚠️Glemmer at IP-blokker kan ha ulike klokkdomåner → CDC må håndteres eksplisitt
⚠️Undervurderer verifikasjonsomfanget — eksamen spør ofte om hvorfor simulering alene ikke er nok
⚠️Forveksler AXI (høytytelse, burst) med APB (simpelt, laveffekt periferi)

Eksamenstips

💡Vær klar på hva som skiller SoC fra enkle FPGA-design: IP-blokk-integrasjon, CDC, verifikasjonsomfang
💡Kan bli bedt om å tegne SoC-blokk-diagram med buss, prosessor og IP-blokker
💡Koblingen mellom kompleksitet og verifikasjonsmetodebehov er et fast tema

Laster...

Laster…