VHDL-grunnleggende

VHDL (VHSIC Hardware Description Language) er et hardwarebeskrivende språk for å modellere og simulere digitale kretser. En VHDL-modul består av:

ENTITY: Ekstern grensesnitt – porter (in, out, inout) og deres datatyper.
ARCHITECTURE: Intern oppførsel – beskriver logikken. Samme entity kan ha flere architecture-definisjoner (behavioral, structural).

Sentrale VHDL-konstruksjoner

Concurrent statements (parallelle, utenfor process): Uttrykker kombinatorisk logikk direkte.

y <= a AND b OR c;  -- concurrent signal assignment

Process: Sekvensiell kodeblokk med sensitivitetsliste. Alle signaler i sensitivitetslisten utløser prosessen.

process(a, b)
begin
  if a = '1' and b = '1' then
    y <= '1';
  else
    y <= '0';
  end if;
end process;

Synkron flip-flop med asynkron reset:

process(clk, rst)
begin
  if rst = '1' then
    q <= '0';
  elsif rising_edge(clk) then
    q <= d;
  end if;
end process;

Datatyper

Standard datatyper i VHDL: std_logic (én bit: '0', '1', 'Z', 'X', …), std_logic_vector(n-1 downto 0) (n-bits vektor). Biblioteket IEEE.STD_LOGIC_1164 og IEEE.NUMERIC_STD brukes for STD_LOGIC og aritmetikk.

Testbench

En testbench er en VHDL-modul uten porter som instansierer DUT (Device Under Test) og genererer stimuli:

entity tb_adder is end tb_adder;
architecture sim of tb_adder is
  signal a, b : std_logic_vector(3 downto 0);
  signal s    : std_logic_vector(4 downto 0);
begin
  dut: entity work.adder port map(a=>a, b=>b, sum=>s);
  process
  begin
    a <= "0011"; b <= "0101"; wait for 10 ns;
    a <= "1111"; b <= "0001"; wait for 10 ns;
    wait;
  end process;
end sim;

Simuleringsverktøy

Kurset bruker Questa (ModelSim) eller GHDL + GTKWave. Arbeidsflyt: (1) Skriv VHDL, (2) Kompiler (vcom i Questa eller ghdl -a), (3) Simuler (vsim eller ghdl -r), (4) Inspiser bølgeformer i waveform viewer.

Eksempel: VHDL for 2-til-1 MUX

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;

entity mux21 is
  port(a, b, sel : in  std_logic;
       y         : out std_logic);
end mux21;

architecture rtl of mux21 is
begin
  y <= a when sel = '0' else b;
end rtl;

Testbench setter sel='0' og verifiserer y=a, deretter sel='1' og verifiserer y=b.

Studieguide: Digital simulering med VHDL/HDL

Studieguide: Digital simulering med VHDL/HDL